Nachlese: IMAPS 2026 in Boston

Oktober 15, 2026

Mehr als 1000 Teilnehmer kamen vom 28. September bis 1. Oktober 2026 zum 59. International Symposium on Microelectronics der IMAPS ins Encore Boston Harbor. Unter dem Leitthema „Intelligent Packaging for the AI Era: Heterogeneous Integration and Photonics“ stand die Aufbau- und Verbindungstechnik als Schlüssel für KI und High-Performance-Computing (HPC) im Mittelpunkt.

Das Programm umfasste fünf technische Tracks mit 22 Sessions und mehr als 135 Vorträgen aus Industrie, Forschung und öffentlicher Hand. Dazu kamen vier Keynotes, drei Panels, 18 Professional Development Courses, eine Postersession und eine ausgebuchte Fachausstellung. General Chair war Karthik Dhandapani von Cerebras Systems.

Mit „intelligentem Packaging“ ist dabei zweierlei gemeint: die Aufbauarchitekturen, die moderne Rechensysteme erst ermöglichen, und die immer leistungsfähigeren Methoden und Anlagen, mit denen diese entworfen, gefertigt und qualifiziert werden. Rechendichte, Speicher- und I/O-Bandbreite, Stromversorgung, Wärmeabfuhr und Zuverlässigkeit lassen sich nur noch gemeinsam lösen – und genau dort setzt das Packaging an.

Keynotes: Vom Chipset bis zum ganzen Wafer

Die vier Keynotes spannten den Bogen von der Systemintegration über Wafer-Scale-Computing bis zur Photonik – allesamt entscheidende Disziplinen für die nächste Stufe der KI-Skalierung.

Chidi Chidambaram (Senior Vice President und Qualcomm Fellow) eröffnete mit der Frage, wie Systemengineering die wachsenden Anforderungen an KI-Chipsätze erfüllen kann. Bei Qualcomm leitet er das Team für Prozess- und Packaging-Entwicklung, das auch für Design-Technology-Co-Optimization (DTCO) zuständig ist.
Jean-Philippe Fricker (Mitgründer und Chief System Architect, Cerebras Systems) sprach über die Aufbau- und Verbindungstechnik für Wafer-Scale-Computing, bei dem ein einzelner Chip nahezu die gesamte Waferfläche einnimmt. Das Gehäuse wird dabei selbst Teil der Rechenarchitektur. Im Fokus standen Materialfragen wie CTE-Fehlanpassung, Waferebenheit und Verzug, Oberflächenvorbereitung, Bondgrenzflächen und Prozesstemperaturen sowie hybrides Bonden als Weg zu weiterer Integration.
Arvind Kumar (Principal Researcher, IBM Research) sprach über heterogene Integration jenseits der Belichtungsfeldgröße: Chiplets, optische Verbindungen, Wafer-Scale-Architekturen und neue Kühlkonzepte als Weg zu mehr Leistung, der über die klassische Skalierung nach dem Mooreschen Gesetz hinausgeht.
Suresh Pothukuchi (Director of Packaging, Marvell) brachte den Teilnehmern das Thema Photonik-Packaging für die nächste Generation von Rechen-, Speicher- und KI-Systemen näher. Er war bei Intel unter anderem an EMIB, Foveros und hybridem Bonden beteiligt. Unter seiner Leitung präsentierte Intel 2020 als erstes Unternehmen der Branche einen Ethernet-Switch mit Co-Packaged Optics.

Technisches Programm: Bonden, Glas und Simulation

Die fünf Tracks reichten von Advanced Packages über Interconnect- und Bondtechnologien, HF/MEMS/Sensorik, Materialien und Prozesse bis zu Modellierung, Design und Metrologie. Einige Themen zogen sich durch das gesamte Programm.

Hybrid Bonding bekam am Mittwoch eine eigene Session und tauchte auch in anderen Blöcken auf. Toray stellte Chip-to-Wafer-Hybridbonden mit Polyimid-Dielektrikum bei niedriger Temperatur vor, Resonac und Kokusai Electric organisch-anorganische Bilayer-Dielektrika für das Pre-Bonding bei Raumtemperatur. Weitere Beiträge behandelten Plasma-Deoxidation von Kupferoberflächen, Dishing-Metrologie über das gesamte Feld und die Herausforderungen bei ultrafeinem Pitch. Die University of North Texas zeigte Cu-Cu-Direktbonden bei niedriger Temperatur mit nanokristallinem Kupfer. Aus der Sungkyunkwan University wurde eine Kohäsivzonen-Modellierung der Rissausbreitung an der Wafer-to-Wafer-Bondgrenzfläche vorgestellt.

Glassubstrate und Through-Glass-Vias (TGV) füllten zwei eigene Sessions. Es ging um Metallisierung, Haftung von Kupfer auf Glas, bottom-up und nahtloses Galvanisieren bei Aspektverhältnissen bis 34 sowie um die Rissfestigkeit in Abhängigkeit vom Via-Pitch. Mit LPKF (Laser Induced Deep Etching), Planoptik (quarzbasierte Glaskernsubstrate) und MKS (zweistufige TGV-Füllung) waren hier auch deutsche Unternehmen vertreten.

Zum Thema Fan-Out und Panel-Level-Packaging lieferte Yole aktuelle Marktdaten, Deca Technologies stellte das SHIELD-USA-Programm vor, und AEMtec präsentierte sich als neuer europäischer Anbieter für FOWLP und Solder Balling.

Modellierung, Simulation und KI reichten von Lebensdauermodellen für Lotstellen und digitalen Zwillingen für Underfill und Moldmassen bis zu physikinformierten Vorhersagemodellen für Prozessfenster. Die Metrologie-Session zeigte zerstörungsfreie Verfahren wie Röntgen-CT und Laminographie an 3D-gestapelten ICs und HBM sowie 3D-Wärmebildgebung von NIST.

Panels, Kurse, Ausstellung und Photonik-Summit

Drei Panels griffen übergreifende Fragen auf. Am Montag stellten NIST-Wissenschaftler neue Messverfahren für die US-Halbleiterfertigung vor, darunter Referenzartefakte für die zerstörungsfreie Defekterkennung und Überlegungen zu Standards für die Bondfestigkeitsmessung. Am Dienstag ging es um Quantencomputing und heterogene Integration mit Vertretern von MIT, MIT Lincoln Laboratory, IBM, Google Quantum AI und QuEra. Das Mittwochspanel unter Leitung von Jan Vardaman (TechSearch International) diskutierte Lieferengpässe durch das KI-Wachstum mit Vertretern von AMD, Microsoft, Brewer Science, HD Microsystems und Toppan.

Die 18 Professional Development Courses am Montag deckten Hybrid Bonding, Co-Packaged Optics, Substrate und Interposer, 3D-Packaging, FOWLP, Thermal Interface Materials und Qualifizierungsmethodik ab. Zu den Dozenten zählten Tolga Tekin (Co-Packaged Optics) und Ivan Ndip (Substrate und Interposer) vom Fraunhofer IZM, das außerdem mit mehreren Vorträgen im technischen Programm vertreten war.

Die Fachausstellung am 29. und 30. September war komplett ausgebucht. Aus dem deutschsprachigen Raum stellten unter anderem AEMtec, DELO, Finetech, F&K Delvotec, Hesse Mechatronics, Heraeus, LPKF, Nanoscribe, Planoptik, PVA TePla und EV Group aus.

Parallel lief vom 30. September bis 2. Oktober der Si Photonics Packaging Summit. Im Mittelpunkt stand die Frage, wie Co-Packaged Optics (CPO) vom Prototyp in die Serienfertigung gelangen. Dabei ging es um Laserintegration, Faserankopplung, optische Ausrichtung sowie Wafer- und Modultest. Referenten kamen beispielsweise von Columbia University, Intel Foundry, Lightmatter, ASE, AMD, GlobalFoundries, Teradyne, PHIX und Tyndall National Institute.

Deutsche Beiträge und Einladung zur EMPC 2027 nach Ingolstadt

In seinen Vorträgen berichtete das Fraunhofer IZM über Einbetttechnologien für SiC-Leistungsmodule in der Automobilindustrie, Glaskerne für hochdichte Verdrahtung jenseits organischer Substrate und ein Radarmodul zur Drohnendetektion mit 3D-Antennen. Das Fraunhofer IKTS war an einem Beitrag des Warschauer Unternehmens QWED zur Hochfrequenz-Charakterisierung von LTCC- und ULTCC-Materialien für 5G und 6G beteiligt, an dem auch die TU Warschau mitwirkte.

Ernst Eggelaar, Vorstandsmitglied der IMAPS Deutschland, nutzte die Gelegenheit in Boston, auf die European Microelectronics and Packaging Conference EMPC 2027 hinzuweisen. Sie findet vom 14. bis 16. September 2027 in Ingolstadt statt und bringt die europäische Packaging-Community damit nach Deutschland.

Ausblick

Das 60. IMAPS-Symposium findet vom 27. bis 30. September 2027 im Town & Country Resort in San Diego statt. Die IMAPS feiert dort zugleich 60 Jahre Innovation in der Aufbau- und Verbindungstechnik.